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　　當板上有毫伏級甚至微伏級的微弱信號時，對這些信號線就需要特別的關照，小信號由于太微弱，非常容易受到其它強信號的干擾，屏蔽措施常常是必要的，否則將大大降低信噪比。以致于有用信號被噪聲淹沒，不能有效地提取出來。　　對板子的調測也要在設計階段加以考慮，測試點的物理位置，測試點的隔離等因素不可忽略，因為有些小信號和高頻信號是不能直接把探頭加上去進行測量的。　　此外還要考慮其他一些相關因素，如板子層數，采用元器件的封裝外形，板子的機械強度等。在做PCB板子前，要做出對該設計的設計目標心中有數。　　二、了解所用元器件的功能對布局布線的要求　　我們知道，有些特殊元器件在布局布線時有特殊的要求，比如LOTI和APH所用的模擬信號放大器，模擬信號放大器對電源要求要平穩、紋波小。模擬小信號部分要盡量遠離功率器件。在OTI板上，小信號放大部分還專門加有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發熱厲害，對散熱問題必須在布局時就必須進行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來的熱量還不能對其它芯片構成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對電源造成嚴重的污染這一點也應引起足夠的重視。　　三、元器件布局的考慮　　元器件的布局首先要考慮的一個因素就是電性能，把連線關系密切的元器件盡量放在一起，尤其對一些高速線，布局時就要使它盡可能地短，功率信號和小信號器件要分開。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測試，板子的機械尺寸，插座的位置等也需認真考慮。　　高速系統中的接地和互連線上的傳輸延遲時間也是在系統設計時首先要考慮的因素。信號線上的傳輸時間對總的系統速度影響很大，特別是對高速的ECL電路，雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線(每30cm線長約有2ns的延遲量)帶來延遲時間的增加，可使系統速度大為降低。象移位寄存器，同步計數器這種同步工作部件最好放在同一塊插件板上，因為到不同插件板上的時鐘信號的傳輸延遲時間不相等，可能使移位寄存器產主錯誤，若不能放在一塊板上，則在同步是關鍵的地方，從公共時鐘源連到各插件板的時鐘線的長度必須相等。　　四、對布線的考慮　　隨著OTNI和星形光纖網的設計完成，以后會有更多的100MHz以上的具有高速信號線的板子需要設計，這里將介紹高速線的一些基本概念。　　1.傳輸線　　印制電路板上的任何一條“長”的信號通路都可以視為一種傳輸線。如果該線的傳輸延遲時間比信號上升時間短得多，那么信號上升期間所產主的反射都將被淹沒。不再呈現過沖、反沖和振鈴，對現時大多數的MOS電路來說，由于上升時間對線傳輸延遲時間之比大得多，所以走線可長以米計而無信號失真。而對于速度較快的邏輯電路，特別是超高速ECL集成電路來說，由于邊沿速度的增快，若無其它措施，走線的長度必須大大縮短，以保持信號的完整性。　　有兩種方法能使高速電路在相對長的線上工作而無嚴重的波形失真，TTL對快速下降邊沿采用肖特基二極管箝位方法，使過沖量被箝制在比地電位低一個二極管壓降的電平上，這就減少了后面的反沖幅度，較慢的上升邊緣允許有過沖，但它被在電平“H”狀態下電路的相對高的輸出阻抗(50～80Ω)所衰減。此外，由于電平“H”狀態的抗擾度較大，使反沖問題并不十分突出，對HCT系列的器件，若采用肖特基二極管箝位和串聯電阻端接方法相結合，其改善的效果將會更加明顯。　　當沿信號線有扇出時，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法顯得有些不足。因為線中存在著反射波，它們在高位速率下將趨于合成，從而引起信號嚴重失真和抗干擾能力降低。因此，為了解決反射問題，在ECL系統中通常使用另外一種方法：線阻抗匹配法。用這種方法能使反射受到控制，信號的完整性得到保證。【光粒網綜合報道】(責任編輯:weixiang)

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